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AMD推出基於FPGA的加速卡,專為超低延遲電子交易所打造

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AMD 新聞稿 發表於 2023年9月28日
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圖、AMD推出基於FPGA的加速卡,專為超低延遲電子交易所打造

9月28日,AMD宣布推出AMD Alveo™ UL3524加速卡,此為一款專為超低延遲電子交易應用所設計的全新金融科技(fintech)加速卡。Alveo UL3524已由領先業界的交易公司部署,並且支援多種解決方案合作夥伴產品,能夠為自營交易商、造市者、避險基金、經紀商和交易所提供頂尖的FPGA平台,以奈秒(nanosecond,ns)速度進行電子交易。
 
相較上一代FPGA技術,Alveo UL3524帶來7倍的延遲提升
[1],從而達到小於3奈秒的FPGA收發器延遲[2],加速交易執行。由客製化的16奈米Virtex™ UltraScale™+ FPGA提供動能,採用新穎的收發器架構,其具備硬化且最佳化的網路連接核心,以達到突破性效能。透過在量產平台上結合硬體靈活性與超低延遲網路,Alveo UL3524相較傳統FPGA替代方案更快實現設計收斂(design closure)與部署。
 
AMD產品行銷總監Hamid Salehi表示,在超低延遲交易中,1奈秒即可決定交易的盈虧。Alveo UL3524加速卡由AMD超低延遲FPGA收發器挹注效能,專為金融市場的金融科技客戶打造,以帶來可觀的競爭優勢。
 
硬體靈活性以及人工智慧的交易策略
Alveo UL3254加速卡採用64個超低延遲收發器、78萬個FPGA架構查閱資料表(LUT)以及1,680個數位訊號處理(DSP)運算片,旨在加速硬體中的客製化交易演算法,令交易商能夠根據不斷演進的策略和市場條件量身打造其設計。新產品採用Vivado™設計套件的傳統FPGA流程支援,配套提供參考設計和效能基準,使FPGA設計人員能夠快速探索關鍵指標並根據規範開發客製化交易策略,並具備AMD領域專家的全球支援。
 
為了簡化人工智慧(AI)在演算法交易市場中日益普遍的採用,AMD為開發人員提供開源且受社群支援的FINN開發框架。透過使用PyTorch和類神經網路量化技術,FINN專案令開發人員能夠在縮小AI模型尺寸的同時,保持準確性、編譯到硬體IP以及將網路模型整合到演算法的資料路徑中,帶來低延遲效能。該解決方案作為一項開源計畫,為開發人員帶來靈活性與可及性,隨著項目演進獲取最新技術進展。
 
實現不斷成長的超低延遲金融科技解決方案產業體系
Alveo UL3524及專屬打造的FPGA技術使策略合作夥伴能夠為金融科技市場建構客製化解決方案和基礎架構。目前可供使用的合作夥伴解決方案包括Alpha Data、Exegy和Hypertec的產品。
 
為Alveo UL3524加速卡提供支援的AMD Virtex™ UltraScale+ VU2P FPGA造就Alpha Data的超低延遲設備。
 
Alpha Data董事總經理David Miller表示,AMD的全新Virtex UltraScale+ FPGA為超低延遲交易和網路帶來躍進式改變。我們開發的ADA-R9100機架式設備使客戶能夠輕鬆地充分發揮全新AMD FPGA元件的全部潛力。
 
Exegy作為端對端前台交易解決方案供應商,正透過其nxFramework支援Alveo UL3524加速卡。nxFramework為量身打造的軟體與硬體開發環境,旨在應對金融產業內創建和維護的超低延遲FPGA應用。
 
Exegy FPGA解決方案總監Olivier Cousin表示,透過結合AMD的開創性超低延遲FPGA技術與Exegy在資本市場的專長,我們得以提供全面的解決方案,應對打造未來交易基礎架構時要面臨的日益增加之最佳化問題。
 
Hypertec為Alveo UL3524加速卡透過客製化散熱系統最佳化其ORION HF X410R-G6高頻率伺服器,使其部署在1U伺服器外形規格中。
 
Hypertec產品行銷總監David Lim表示,Hypertec工程師專門設計HF X410R-G6,以充分展現Alveo UL3524平台的功能和速度,使我們的解決方案能夠滿足要求最嚴苛的低延遲任務。
 
AMD Alveo UL3524加速卡已開始量產,並向全球金融服務客戶供貨。(1204個字;圖1)

註解:
[1] 截至2023年8月16日,AMD效能實驗室使用Vivado™ Design Suite 2023.1,對執行在Vivado Lab(硬體管理器)2023.1上的Alveo UL3524加速卡進行測試。基於GTF延遲基準設計,經過配置,可在內部近端回送模式下啟用GTF收發器。GTF TX和RX時脈在大約644MHz的相同頻率下工作,相移為180度。GTF延遲基準設計透過鎖存單個空閒執行計數器的值來測量硬體中的延遲。延遲即為TX資料在GTF收發器處鎖存的時間與其在路由回FPGA架構之前在GTF接收器處鎖存的時間之間的差值。延遲測量不包括協定開銷、協定幀、可程式設計邏輯(PL)延遲、TX PL介面設定時間、RX PL介面時脈輸出、包飛行時間和其它延遲來源。基準測試執行1,000次,每次測試250幀。引用的測量結果基於GTF收發器「RAW模式」,其中收發器的物理介質連接子層(PMA)將資料「按原樣」傳遞到FPGA架構。延遲測量結果在此配置的所有測試執行中保持一致。系統製造商可能會修改配置,因此產生不同的結果。ALV-10
[2] 基於Virtex UltraScale+ GTY收發器與超低延遲GTF收發器的模擬比較。
 

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