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AI晶片技術專利系列四-格羅方德在AI晶片中力搏一席之地

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科技產業資訊室(iKnow) - 陳家駿、許正乾 發表於 2024年5月8日
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圖、AI晶片技術專利系列四-格羅方德在AI晶片中力搏一席之地

目前半導體先進製程的領域中,被全球公認的三大巨頭是台積電、英特爾、三星電子,但有人可能好奇其他昔日大咖的發展為何?本篇就來看曾經是AMD超微半導體公司製造部門獨立出,也是目前全球專業晶圓代工排名第四的格羅方德公司(GlobalFoundries Inc.)。

格羅方德對台灣業界印象最深的,就是它和我國台積電幾年前的專利官司。2019年9月格羅方德先起訴台積電16項專利侵權;為反擊競爭對手,台積電旋即於當年10月在德國、新加坡和美國,對格羅方德提起專利侵權訴訟,但台積電畢竟是全球龍頭立即以迅雷不及掩耳之速,反訴控稱格羅方德的12 nm、14 nm、22 nm、28 nm和40 nm節點侵犯其總計25項專利。迫使格羅方德不得不於2019年10月下旬即與台積電和解,終結這場戲劇性之半導體專利大戰(開始到結束都極快速突然),兩家公司同意為其所有現有半導體專利,以及未來十年內申請的新專利互相授予交叉授權(cross license)。

本文藉由格羅方德的專利佈局,一窺其內部的技術發展,特別針對之本系列之前一~三所提及的半導體先進封裝技術來分析。為了解格羅方德是否具有類似台積電的CoWoS技術發展,於AI系統-Lupix [1] 輸入與晶片堆疊有關的CoWoS技術特徵,即:「CoWoS可進一步拆分為 CoW 和 WoS,CoW是Chip-on-Wafer,將晶片堆疊,而WoS就是基板上晶圓(Wafer-on-Substrate)。CoWoS主要是將系統單晶片(SoC)與高頻寬記憶體(HBM)設置在中介層(interposer)上,先經由微凸塊(micro bump)連結,使中介層內的金屬線可電性連接不同的SoC與HBM,以達到各晶片間的電子訊號順利傳輸,然後經由矽穿孔(Through-Silicon Via,TSV)技術來連結下方PCB基板(substrate),讓多顆晶片可封裝一起,以達到封裝體積小、功耗低、引腳少、成本低等效果。」

掃描出來的結果發現,格羅方德在晶片堆疊與封裝的相關專利上,數量似不如台積電、英特爾與三星電子來得多,不過比例上倒是偏向3D封裝,似乎有意全力衝刺3D封裝技術;至於相關專利的整體價值,似乎也不如前面的半導體三巨頭。然而,格羅方德在近幾年對於晶片堆疊技術方面的聲量不如台積電、英特爾和三星電子大,有可能是只專注在汽車工業、國防工業、衛星通訊等特定工業領域的晶片製造有關,而不像台積電、英特爾和三星電子還包含廣大的消費性電子市場。

儘管從各方面的專利數據來看,格羅方德略遜於三巨頭,不過其中有一件專利相對具競爭力,只是它是3D版的封裝專利,而非2.5D版,其標題為「具有RDL中介層的三維IC封裝與相關方法」(以下稱本專利),其台灣專利號為TWI702658B,而對應的美國專利號為US10388631B1 (3D IC package with RDL interposer and related method),分別於2020/08/21和2019/08/20獲證,目前本專利在機電技術領域中的專利價值之PR值(Percentile Rank)為91,也就是說,其專利價值高過91%的機電技術領域。

本專利提到可用在7奈米的產品,但沒提到是否能應用在5奈米以下。若真能在7奈米量產並在產品上順利運行,其實格羅方德也不算太落後。圖1係為格羅方德對於本專利在晶片垂直堆疊結構的分解圖。在垂直方向上,藉由上方的HBM(高頻寬記憶體190)的互連元件(192),各自對準下方的邏輯晶粒(104)的UBM(凸塊下金屬184)後,再經由中介層(150)中的RDL(Redistribution Layer,重佈線層152)與以銅材料製成的TSV(131),可達到HBM(190)與邏輯晶粒(104)之間的電子訊號傳輸。最後的完成品的3D IC封裝如圖2所示,HBM(190)與邏輯晶粒(104)完成垂直方向的堆疊結構後,再電性連結到PCB基板上。


圖1、本專利在晶片垂直堆疊結構的分解圖


圖2、本專利完成後的3D IC封裝之示意圖

熟悉半導體先進封裝技術者看到本專利後,也許會馬上聯想到台積電的另一個稱霸武林的密技「InFO晶圓級封裝」(Integrated Fan-Out Wafer Level Package),如圖3所示,上方的DRAM可對應本專利的HBM(190),下方的Logic可對應本專利的邏輯晶粒(104),而上下兩晶粒都可藉由RDL與通孔(via)來達成傳輸電子訊號。然而,從本專利請求項的專利保護範圍與其對應的實施方式來看,格羅方德這樣的發明概念,是一種「扇入」(fan-in),與台積電的「扇出」(fan-out)有所不同。


圖3、台積電的InFO晶圓級封裝


在積體電路中,所謂的「扇入」是指從多個輸入端整合訊號,並將其輸出到一輸出端,以供單元件或電路使用,這樣的設計通常只能透過RDL向內走線,用於將多個源訊號合併為單一訊號,以簡化電路並節省空間,只適合較簡單的應用。而「扇出」則相反,是指從一輸入端將訊號分配給多個輸出端,以供多個元件或電路使用,這樣的設計可使RDL向內與向外走線,如此不僅可容納更多的晶片與降低成本,而且有助於提高系統開發的靈活性。(1700字;圖4)

作者資訊:
陳家駿律師  台灣資訊智慧財產權協會理事長 

許正乾執行長  因子數據股份有限公司共同創辦人 


註解: 

[1] 因子數據自行開發的AI系統。


參考資料:
維基百科:格羅方德
台積電官網:InFO (Integrated Fan-Out) Wafer Level Packaging
Fan-Out扇出型封裝技術的發展與前景怎麼樣?品化科技,2020/12/22
TSMC and Quinn Emanuel strike back against Globalfoundries. JUVE Patent, 2013/10/17.
US10388631B1-具有RDL中介層的3D IC封裝及相關方法。Google Patents,2018
TWI702658B-具有RDL中介層的三維IC封裝與相關方法。Google Patents,2018


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