AI晶片技術專利系列一－台積電的CoWoS技術獨霸世界

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科技產業資訊室(iKnow) - 陳家駿、許正乾發表於 2024年4月30日

圖、AI晶片技術專利系列一－台積電的CoWoS技術獨霸世界

眾所周知，人工智慧在生成式AI推波助瀾下，已進入一個新紀元。然而，AI要能在各應用場域充分發揮效能，除了依賴機器或深度學習等不同的演算法之外，要將AI的應用發揮到極致，勢必要靠AI晶片來實現。AI晶片是專門設計並用於執行AI演算法（如CNN、RNN、Transformer等模型）的晶片，可優化平行計算與加速記憶體存取等，相較於一般的晶片更能提升AI演算法的計算速度與推理能力。如今聲量如日中天的生成式AI，正需要透過AI晶片才能達到如圖像識別、語音辨識、自然語言處理、自動駕駛、智慧物聯網、文化創作等等各種應用之場景。

至於2024年科技圈，AI晶片重要的應用之一是放在「AI PC」上。所謂的AI PC是將是個人電腦搭載AI晶片，特別是指可在本地端執行AI演算法，而無需依賴雲端，這樣的優點是速度快、耗能低，並降低和雲端連結過程中所帶來的資安風險。然而，AI晶片的良窳涉及半導體製程技術，也因此帶動幾個科技巨頭展開「晶片大戰」的競賽。鑑於篇幅有限，本系列擬從專利之角度，特別從全球半導體的幾個大咖各自之patent portfolio中，挑選具代表性的專利，來看看其等如何針對AI晶片做技術布局。

首先，當然是我國享譽全世界的護國神山！台積電TSMC的股價在今年3月飆高，正是受惠於AI晶片需求旺盛，加上半導體的先進製程與封裝，使得台積電已成為「一個人的武林」，而其中CoWoS(Chip-on-Wafer-on-Substrate)技術，正是台積電獨霸全球的秘密武器之一，其應用領域十分廣泛，包含高效能運算HPC、AI伺服器、數據中心、5G通訊、物聯網、車用電子等。

CoWoS是一種先進的半導體封裝技術，主要針對7奈米以下的晶片。CoWoS可進一步拆分為CoW和WoS，CoW就是將晶片堆疊在晶圓上(Chip-on-Wafer)，而WoS就是基板上的晶圓(Wafer-on-Substrate)。CoWoS又分成2.5D與3D版本的封裝技術，其差別在於堆疊的方式不同。2.5D封裝是部分晶片堆疊在基板上，而3D封裝則是全部晶片都堆疊在基板上，其中2.5D封裝是目前主流且可量產的技術。

如圖1所示，2.5D封裝為水平堆疊晶片，主要將系統單晶片(SoC)與高頻寬記憶體(HBM)設置在中介層(interposer)上，先經由微凸塊(micro bump)連結，使中介層內的金屬線可電性連接不同的SoC與HBM，以達到各晶片間的電子訊號順利傳輸，然後經由矽穿孔(Through-Silicon Via, TSV)技術，來連結下方PCB基板(substrate)，讓多顆晶片可封裝一起，以達到封裝體積小、功耗低、引腳少、成本低等效果。著名的Nvidia的GPU H100更是供不應求，其中H100正是採用台積電的2.5D封裝的CoWoS技術。

圖1、CoWoS的2.5D封裝技術示意圖

3D封裝則是垂直堆疊晶片，雖然優點在於，使用矽穿孔來連結垂直方向上之不同晶片的電子訊號，使訊號延遲得以降低，但目前受限於設計、量產或供應鏈皆還不夠成熟，所以基於成本考量，目前業界仍多採用2.5D封裝。

既然2.5D是目前的主流，那麼針對台積電的2.5D封裝，並根據以上的技術特徵「CoWoS是一種先進的半導體封裝技術……，經由矽穿孔(Through-Silicon Via，TSV)技術來連結下方PCB基板(substrate)，讓多顆晶片可封裝一起」，輸入到AI系統Lupix [1]，並針對近10年的專利數據中，掃描出許多與CoWoS相關具有市場價值且已獲證之專利。

在眾多相關專利中，最受囑目的是標題為「矽中介板結構、封裝體結構以及矽中介板結構的製造方法」（以下稱本專利），其台灣專利號為TWI553802B，而其對應的美國專利為「三維IC結構與半導體晶圓的混合鍵結方法」(Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers, US9978637B2)，分別於2016/10/11和2018/05/22獲證。根據AI系統Lupix針對當下的技術演化趨勢去做計算，推斷本專利在機電技術領域的專利價值之PR值(Percentile Rank)為98，也就是說，其專利價值高過98%的機電技術領域，包含半導體、IC設計、光電、網路通訊、車用電子、封裝測試等專利文獻。

本專利之所以重要，是因為台積電的CoWoS技術在先進製程與封裝中，其中介層的結構設計功不可沒。如圖2所示，是台積電在本專利中所揭露的三維IC結構；而圖3所示，即為圖2中的金屬墊(127)上嵌入一個介電結構(212、213)，也是本專利中最重要的技術特徵，透過這樣的設計，可減少在化學機械研磨(Chemical Mechanical Polishing, CMP)所帶來的「碟化效應」(Dish Effect)，而這種效應在10奈米以下的製程尤其需要避免，若處理不好將會嚴重影響半導體製程的可靠度與良率。

圖2、台積電在本專利中所揭露的三維IC結構之示意圖

圖3、於圖2中的金屬墊(127)上嵌入一個介電結構(212、213)之示意圖

根據本專利的權利保護範圍來看，圖2中的晶粒(110_A)可為如CPU或GPU等處理器，而晶粒(110_B)可為SRAM或DRAM等記憶體。當處理器和記憶體在執行運算過程中，電子訊號可經過中介層(120’)的矽穿孔(125) ，傳送電子訊號至基板(130’)。這樣的結構不僅方便傳導電子訊號，更能透過矽穿孔(125)散熱與易於封裝等優點。更值得一提的是，圖3中虛線圓圈所示的位置(214)，正是矽穿孔(125)貫穿中介層(120’)至導電結構(129)之處。

為了確保良率，建議設置2至4個矽穿孔。金屬墊(127)對每一金屬墊127而言，兩個或多個位置214係連接於矽穿孔125。由於金屬墊(127或127’)的角落區域(215)較不易受CMP的碟化效應影響，所以區域(215)就不嵌入介電結構，如此一來，本專利的三維IC結構就可提供低電阻與良好的導電性。

為了降低碟化效應所帶來的衝擊，本專利還更進一步地界定介電結構(213)與介電結構(212，即長方形)。介電結構(213)的W_D/W_M的比值需介於1/4至1/2之間，其中W_D介於約10微米至25微米，這樣就可換算出W_D需要多少值。至於介電結構(212)的寬度W₂₁₂大約介於1/5至1/4倍的長度(L₂₁₇)，實作時可為2微米至5微米之間。

本專利可回溯到美國優先權申請日2013-10-11，可見台積電研發內部至少在2013年（甚至比2013年還要更早），早就洞見到半導體製程之物理極限帶來許多艱難的技術挑戰，必須要有新的突破思維與方案。

半導體的先進製程是技術、資金、人才與政治因素的世紀大對決，目前全世界也只有台積電、英特爾與三星有能力逐鹿爭雄於半導體先進製程的晶片製造，所以本AI晶片技術系列的下一回，將解析第二個巨頭「英特爾」在半導體先進封裝，對於2.5D封裝的相關技術與專利。（2256字；圖4）

作者資訊：
陳家駿律師台灣資訊智慧財產權協會理事長
許正乾執行長因子數據股份有限公司共同創辦人

註解：

[1] 因子數據自行開發的AI系統。

參考資料：
The Chronicle of CoWoS. TSMC．
An In-Depth Explanation of Advanced Packaging Technology: CoWoS. Trendforce，2023/08/08．
Mechanism for forming patterned metal pad connected to multiple through silicon vias (TSVs). Google Patents．
矽中介板結構、封裝體結構以及矽中介板結構的製造方法。Google Patents。

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