︿
Top

Synopsys提告Mentor Graphics之確認之訴被移送管轄

瀏覽次數:1002| 歡迎推文: facebook twitter wechat twitter twitter

科技產業資訊室 (iKnow) - SYL 發表於 2013年4月17日

2012年9月27日,營業處所設於加州的半導體設計與製造軟體大廠新思科技(Synopsys, Inc.,下稱Synopsys),與硬體輔助驗證工具(hardware-assisted verification tools)領導供應商EVE-USA, Inc(營業處所設於加州)以及Emulation and Verification Engineering, S.A.(總部設於法國,以下合稱EVE)達成併購協議(Synopsys於同年10月完成併購EVE),並於同日共同向美國加州北區聯邦地院提起請求確認之訴,請求法院確認電子軟硬體設計服務供應商明導國際(Mentor Graphics Corp.,其依據美國奧勒岡州法律設立但在加州設有營業處所,下稱Mentor Graphics)所擁有之3項專利為無效,以及EVE的旗艦產品ZeBu系列硬體輔助驗證產品(ZeBu line of hardware-assisted verification products,下稱ZeBu產品)未侵害該3項專利權利(案號為3:12-cv-05025-LB)。

在2013年4月3日,前述案件有了新發展:加州北區聯邦地院法官裁定該案應被移送管轄至奧勒岡州聯邦地院進行審理,而後在4月4日該案被移送管轄而成為本案。

Mentor Graphics曾在2006年向美國奧勒岡州聯邦地院提告(案號為6:06-cv-00341-AA),控告EVE銷售ZeBu產品之行為,侵害本案3項系爭專利權利,該案後來以和解收場。在Synopsys併購EVE之前,Mentor Graphics告知Synopsys,其與EVE就前述訴訟所簽訂之和解協議中或有對Synopsys之併購甚為關鍵之條款,而此一舉動被Synopsys主張是Mentor Graphics向其提起可能再度基於系爭專利提起侵權告訴之明確警告,是故其具備向法院提起本案請求確認之訴的訴權。

此外,Mentor Graphics在2010年8月12日與2012年8月17日向奧勒岡州聯邦地院提起兩起專利侵權告訴,分別控告ZeBu產品侵犯US 6,876,962(案號為3:10-cv-00954-MO)與US 6,947,882(案號為3:12-cv-01500-SI)之專利權利,此兩案後來被合併審理。

加州北區聯邦法院法官在移送管轄之裁定中指出,雖然在訴訟便利性(convenience)之衡量上,並未特別支持或不支持移送管轄之裁定,但是在司法正義利益(interest of justice)的衡量上,則是支持移送管轄,其理由有二:一是前述目前正繫訟於奧勒岡州、由Mentor Graphics所提起之專利侵權訴訟案,其審理過程讓該法院熟悉相關技術內容,而若將本案移送管轄至奧勒岡州並合併審理,則可產生由單一而非多重陪審團來審理相關案情之可能額外益處;二是由於本案當事人有需求在法國境內進行證據調查,而繫訟於奧勒岡之專利侵權訴訟案,已獲法國司法部同意進行證據調查,若本案移送管轄將可避免重複程序之進行。

本案3項系爭專利內容如下:
美國專利編號US 5,649,176與US 6,009,531專利,名稱均為「用於數位電路模型化之變遷分析與電路再合成工具及裝置(Transition analysis and circuit resynthesis method and device for digital circuit modeling)」,分別於1997年7月15日與1999年12月28日核發;
美國專利編號US 6,240,376專利,名稱是「用於就具備源層次除錯之合成暫存器轉移層次設計進行邏輯閘層次模擬的方法與裝置(Method and apparatus for gate-level simulation of synthesized register transfer level designs with source-level debugging)」,於2001年5月29日核發。 (1188字;表2)

表一、系爭專利之請求項解析

US 5,649,176 請求項1 US 6,009,531 請求項1
1. A method of configuring a configurable logic system (Fig.4A - 200) to operate in an environment, the logic system generating output signals to the environment in response to at least one environmental timing signal (Fig.4A – ECLK1 & ECLK2) and environmental data signals provided from the environment, the method comprising:
一項將可配置邏輯系統配置來在一環境中進行運算的方法,前述邏輯系統回應被提供自前述環境的至少一環境計時信號與環境資料信號而產生輸出信號到前述環境中,該方法包括
1. A method of configuring a configurable logic system (Fig.4A - 200) to operate in an environment, the logic system generating output signals to the environment in response to at least one environmental timing signal (Fig.4A – ECLK1 & ECLK2) and environmental data signals provided from the environment, the method comprising:
一項將可配置邏輯系統配置來在一環境中進行運算的方法,前述邏輯系統回應被提供自前述環境的至少一環境計時信號與環境資料信號而產生輸出信號到前述環境中,該方法包括
defining an internal clock signal (Fig.4A - VClk);
定義一內時鐘信號
configuring the logic system to perform logic operations for generating the output signals in response to the environmental data signals and an internal clock signal (Fig.4A - VClk); and
配置前述邏輯系統來執行、用於回應前述環境資料信號與一內時鐘信號以產生輸出信號的邏輯運算
configuring the logic system to perform logic operations for generating the output signals in response to the environmental data signals and the internal clock signal; and
配置前述邏輯系統來執行、用於回應前述環境資料信號與前述內時鐘信號以產生輸出信號的邏輯運算
configuring the logic system to have a controller for coordinating operation of the logic operations in response to the internal clock signal and the environmental timing signal.
配置前述邏輯系統,使其具備一控制器,用來協調前述邏輯運算回應前述內時鐘信號與前述環境計時信號所為之運算
configuring the logic system to comprise a finite state machine (Fig.4A – 428, 430, 432 & 434) for generating control signals to control the logic operations in response to the environmental timing signal and the internal clock signal.
配置前述邏輯系統以構成一有限態機器,用來產生控制回應前述環境計時信號與前述內時鐘信號之邏輯運算的控制信號
pclass_13_A129a.gif
pclass_13_A129b.gif
US 6,240,376 請求項1
1. A method comprising the steps of:
一項方法包括以下步驟
a) identifying at least one statement within a register transfer level (RTL) synthesizable source code (Fig.2 - 210); and
a)指出在一暫存器轉移層次(RTL)可合成原始碼中的至少一個陳述式
b) synthesizing the source code into a gate-level netlist (Fig.2 - 250) including at least one instrumentation signal (Fig.2 - 238), wherein the instrumentation signal is indicative of an execution status of the at least one statement.
b)合成前述原始碼到一包含至少一個儀表信號之邏輯閘層次巢狀列表中,而前述儀表信號指示出前述至少一個陳述式的執行狀態
pclass_13_A129c.gif

Source: 科技政策研究與資訊中心—科技產業資訊室整理,2013/04

表二、專利訴訟案件基本資料:Synopsys提告Mentor Graphics之確認之訴

訴訟名稱 Synopsys Inc et al v. Mentor Graphics Corporation
提告日期 2013年4月4日
原告 Synopsys Inc
Eve-USA Inc
Emulation and Verification Engineering, S.A.
被告 Mentor Graphics Corporation
案號 3:12-cv-05025-LB 法院移轉--->3:13-cv-00579-ST
訴訟法院 the U.S. District Court for the District of Oregon
系爭專利 US 5,649,176
US 6,009,531
US 6,240,376
系爭產品 ZeBu系列硬體輔助驗證產品(ZeBu line of hardware-assisted verification products),
http://www.synopsys.com/Tools/Verification/hardware-verification/emulation/Pages/default.aspx (最後瀏覽日:2013/04/15)
訴狀下載 download.gif

Source: 科技政策研究與資訊中心—科技產業資訊室整理,2013/04


 
歡迎來粉絲團按讚!
--------------------------------------------------------------------------------------------------------------------------------------------
【聲明】
1.科技產業資訊室刊載此文不代表同意其說法或描述,僅為提供更多訊息,也不構成任何投資建議。
2.著作權所有,非經本網站書面授權同意不得將本文以任何形式修改、複製、儲存、傳播或轉載,本中心保留一切法律追訴權利。