SEMI：TSMC及Intel先進3D IC封裝技術
科技產業資訊室 (iKnow) - 陳品蓁 發表於 2019年7月5日
圖、SEMI：TSMC及Intel先進3D IC封裝技術
最近剛舉辦SEMI舉辦的異質整合高峰會(Heterogeneous Integration Summit)，代表性業者英特爾和台積電分別發表了3D 集成電路(integrated circuit, IC)的重要性，並宣稱封裝技術將決定該產業的未來。
由於高度性能計算(high-performance computing, HPC)晶片的需求正在急遽增加，因此，數據中心和雲端計算基礎架構變得至關重要，尤其是可支持新的高性能技術的AI和5G設備。但這些設備面臨的挑戰是，該設備及其多核心架構的高效能，將會附帶有高寬頻密度和低延遲的問題。而異質整合成為HPC晶片需求飆升的因素，並為3D IC封裝技術打開嶄新的一頁。
英特爾副總裁Koushik Banerjee指出，利用異質整合技術於單系統級封裝(SiP)，將可以透過多個處理技術節點，實現業界長期以來對矽智財(silicon intellectual property)、晶片功能、以及低耗能和高頻低延遲的晶片需求。英特爾計畫推出首款Foveros 3D封裝產品，該產品是將10奈米的HPC晶片與低耗能的22奈米基本晶片互相結合，並在頂部堆疊記憶體，形成一種嵌入式多晶片互連橋(Embedded Multi-Die Interconnect Bridge, EMIB)的組合。
台積電則繼續升級其基板上晶片(Chip-on-Wafer-on-Substrate, CoWoS)、扇出型晶圓(Integrated Fan-out, InFO)、和其他2.5D的IC生產解決方案，同時開發SoIC和WoW(wafer-on-wafer)等3D晶片堆疊技術。其實，台積電的SoIC基於Chip-on-Wafer概念，具有支持一對多或不同製程節點的靈活性，而其WoW集成了兩個晶圓，產量時更穩定，可用於相同尺寸的產品，或由成熟的製程技術進行製造。
預計，下一波半導體的成長的異質整合和相關技術的關鍵驅動因素，將包括：3D IC、扇出晶圓級封裝(Fan-out wafer-level packaging, FOWLP)、扇出面板級封裝(Fan-out panel-level packaging, FOPLP)、矽光子學、微LED(Micro LED)、化合物半導體、自動光學檢測(automated optical inspection, AOI)和系統級測試(system level testing, SLT)。(606字；圖1)
YouTube影片：Intel Previews New Hybrid CPU Architecture with Foveros 3D Packaging
參考資料：
Industry Giants TSMC and Intel Vow to Focus on 3D IC Packaging. SEMI. June 26, 2019
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