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台積電2奈米將採用哪種技術?

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科技產業資訊室 (iKnow) - May 發表於 2020年10月2日

圖、 
IRDS預測摩爾定律先進製程技術發展路徑圖(2018-2034)
 
根據台積電8月25日線上舉行2020技術論壇,隨著台積電7奈米(nm)已廣泛生產和5nm的大量製造步入正軌,3奈米廠正在南科廠興建中、並將新建特殊製程與先進封裝廠,規劃2022年下半年進入3nm量產,並宣稱已經開始了2nm的初步研究階段。
 
雖然,台積電並未說明在2nm具體會採用哪種技術,但根據國際元件設備和系統技術藍圖(The International Roadmap for Devices and Systems ; IRDS) 在2018年名為 "More Moore"(指的是摩爾定律的持續擴展)的章節中描繪了先進節點技術未來預期的發展:
 
IRDS預期GAA FET (Gate-all-around FET) 和FinFET將在3nm共享市場,GAA FET將在2nm時取代FinFET。LGAAFETS 指的是側向閘極全環FET (lateral gate-all-around FETS),也就是傳統2D處理器中的GAA FET。Vertical GAA FET將用於尚待開發的3D電晶體結構中。
 
令人驚訝的是,IRDS預測193nm微影製程技術( lithography)的部署遠到2034年仍會看到。本來以為EUV已經征服了所有前緣節點的市場,但在報告中沒有找到支持該論調的解釋。
 
IRDS預測高數值孔徑 (High-NA) EUV正進入部署階段。NA數值孔徑指的是系統可以接受任何角度發射光(emitted light)的範圍。因此,開發較大角度範圍以支持EUV有效劑量的光學系統已成為當務之急。也就是說,高數值孔徑的替代方案是轉向發展Multi-patterning(多重曝光)EUV。IRDS預測,將看到高數值孔徑系統首先在2nm部署。
 
3D堆疊技術預計不會有太大變化,晶粒到晶圓 (die-to-wafer) 和晶圓到晶圓 (wafer-to-wafer) 將部署在3nm節點上。預測下一次重大節點轉變在2028年將引入一套新技術。
 
目前還不清楚性能上會有什麼樣的提升。根據台積電的說法,5nm節點對於密度來說是一個巨大的飛躍〈提高了80%〉,但對於功耗〈1.2倍等速性能〉和性能〈1.15倍等速功耗〉來說,只有很小的差距。這些對於重大的節點轉變來說是非常小的進展,意味著我們不應該期待僅依靠節點密度的轉變,是無法帶來大量的性能提升。目前還不清楚,這是否會成為新常態還是只是短暫的停滯。
 
值得注意的,IRDS基於他們在2018年做的預測,而推估2025年推出2.1nm、2028年推出1.5nmIRDS宣稱並不清楚英特爾、台積電或三星將推出先進節點的確切時間表。隨著5nm在2020年推出,可以合理推估在2022年推出3nm,在2024 - 2025年推出2nm。
 
預計未來的一個趨勢,英特爾和AMD正在設計新的功能,以繼續提高性能, Chiplets、HBM、EMIB、Foveros以及類似的技術都可以推動更高的性能,而不需要依賴傳統式更小的電晶體、更低的電源電壓等。目前,業者反而需要投入大量的資源來優化材料工程和電路佈局,以此來提高性能或降低功耗

在台積電2020技術論壇,魏哲家表示將整合旗下包括SoIC(系統整合晶片)、InFO(整合型扇出封裝技術)、CoWoS(基板上晶片封裝)等3DIC技術平台,命名為「TSMC 3DFabric」,也在今年明顯突破技術瓶頸,預料將在明年(2021)下半年量產使用。(767字;圖1) 
 

參考資料:
台積電2020技術論壇:揭露先進製程最新時程表、2奈米將落腳新竹廠。科技產業資訊室 (iKnow),2020/8/25。
TSMC Starts Development on 2nm Process Node, but What Technologies Will It Use? Extreme Tech, 2020/4/29. 


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