三星電子公佈半導體代工業務技術藍圖 3奈米可能優先用於自家晶片上

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科技產業資訊室 (iKnow) - May 發表於 2021年7月29日

三星電子（Samsung Electronics）最近在中國半導體代工論壇上公佈了半導體代工（semiconductor foundry）業務的路線圖（技術藍圖）。

圖、三星電子代工技術藍圖

路線圖包含 2021 年下半年量產第一代 4 奈米晶片，2022 年量產第二代 4 奈米晶片，2023年量產第二代 3 奈米晶片(3GAE)的計劃，但並不包括第一代 3 奈米晶片的量產計劃。分析師指出，三星電子沒有公開第一代 3 奈米晶片的計劃，可能是因為打算首先將 3 奈米製程應用於自己設計的晶片。

三星可能會在 2022 年末推出 3nm Exynos 處理器。3GAE（3nm Gate-All-Around Early）技術是三星 3nm 製程的早期迭代，只會被使用於製造Exynos處理器的System LSI。也許這就是公司路線圖中缺少它的原因。3GAP（3nm Gate-All-Around Plus）將在2023年的某個時候用於製造晶片，預計將提供給更廣泛的客戶。

當三星推出基於 MBCFET 的 3nm 製程節點時，與7nm LPP相比，性能提高 35%，功耗降低 50%，面積減少 45% 。該公司曾宣布預計將在 2021 年使用 3nm 技術製造晶片，但現在已推遲到 2022 年末。在此之前，三星代工廠的客戶預計將轉向 4LPE（4nm Low Power Early）和 4LPP（ 4nm Low Power Plus)用於他們的晶片，例如高通驍龍 895 可能基於 4nm 技術，然而，因三星製程良率不彰，外媒指高通驍龍895+ 將由台積電4 奈米。

三星3 奈米與 5 奈米相比，體積要小 35%，性能和電池效率方面分別提高了 15% 和 30%。台積電也在開發 3 奈米技術，目標 2022 年推出。

三星的 3 奈米製程採用 GAA （環繞閘極）架構，而非 FinFET（鰭式電晶體）。 GAA 架構將電晶體的柵極和通道的接觸面提高到四個，與 FinFET 相比，藉由增加一個面來提高效率。三星在3nm上使用的GAAFET（Surround Gate Field Effect Transistor）採用奈米線（nanowire）但將其擴展為“MBCFET”（Multi-Bridge Channel Field Effect Transistor；多橋溝道場效應電晶體），即基於奈米層片（nanosheet）而不是奈米線，如下圖所示。

圖、三星3nm MBCFET堆疊式電晶體

美國 EDA 大廠新思科技（Synopsis）上個月（2021.6）宣布，與三星電子合作，完成了 GAA 3 奈米製程的流片（Tape Out）。因此，三星有望在驗證後開始測試 3 奈米技術。(750字；圖2)

參考資料：
Samsung Electronics May Apply 3-nm Process to Its Own Chips First. Business Korea, 2021/7/14.
Samsung aims to start manufacturing 3nm chips in 2022. SamMobile, 2021/7/12.

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